DMA_CONFIG
PPI_CONTROL
SKIP_EN SKIP_EO 可以只传 Y 分量
SIC_IWR 统中断唤醒时能寄存器
应关闭所有中断后再写 SIC_IWR
PLL_CTL PLL 控制
PLL_DIV 分频 PLL输出时钟。产生 CCLK 和 SCLK
vdsp++ 设置为 release 时不能通过调试设置断点